SFT数据集质量评估方法调研报告
SFT 数据集质量评估方法调研报告 目标读者：正在用 SFT 训练 Qwen3.5-4B 并希望摆脱”训练一遍 + 跑 benchmark”这种慢循环的同学。调研重点：探针类（数据探针 / 前向探针 / 表征探针）、influence / attribution、loss / perplexity、合成数据过滤 / reward model 评分等全部主流流派，要求大厂 / 知名学者背书或有开源代码。检索日期：2026-06-30。所有论文均经 arXiv API 核对标题、作者、会议与开源仓库。 0. 你师兄说的”数据探针 / 前向探针”到底指什么在数据质量评估语境里，”探针 (probe)” 是一个被多种方法共用的术语，容易混淆。本报告把它拆成三类，避免后续理解偏差： 名称 原理 是否需要训练 代表工作 Probe classifier（表征探针 / 探针分类器） 在冻结模型的中间层表征上训练一个轻量分类器，看表征里”编码了什么信息”。把它从”分析模型”迁移到”分析数据”——对每条数据打”是否含某语言学特征 /...
半导体物理半期考试参考解析
四川大学期中考试试题(开卷) (2024 - 2025 学年第 1 学期) A 卷课程名称：半导体物理 任课教师：杨治美 2024 年 11 月 25 日 1 题目 ${L}_{n}(E) = ( )$ , ${L}_{D} =( )$ 。 半导体中过剩电子浓度为 $ \Delta n = {10}^{15} cm^{-3} $ ,过剩载流子的寿命为 $ \tau_{n0} = {10}^{-6}s $ 。在 $ t = 0 $ 时, 产生过剩载流子的外部作用停止,因此 $ t > 0 $ 时半导体恢复到平衡状态, $ t = {4\mu s} $ 时的过剩载流子的复合率 ( )。 假设两块半导体材料 $\mathrm{A}$ 和 $\mathrm{B}$ 除了禁带宽度不同,其它参数完全相同。 $\mathrm{A}$ 的禁带宽度是 $ 1.0eV $ , B 的禁带宽度是 $1.2eV$,${300}\mathrm{K}$ 时两种材料的 ${n}_{i}$ 的比值是( )。 特定半导体内存在三种散射机制，只存在一种散射机制时的迁移率为...
四川大学微电子2022级大三下期末考试植树
IC设计基础1.五管OTA小信号电路+增益求解2.绘制二级运放中宽长比为100:1的输入对管的版图，同时标清楚每个layer的含义 3.通过CMOS工艺图和寄生等效放大电路图简述闩锁效应的成因，以及如何减小闩锁效应的方法 4.对如下对称OTA电路根据功能划分模块 5.画出如下版图对应的如箭头方向的完整剖面图，并解释为什么多晶硅可以在黑框处跨越N阱 集成电路原理(数集)一、名词解释45分/5分1. 等比例缩小定律是什么，请描述你对其的理解不知道是不是scale down的意思，在保障逻辑功能无误的情况下，先进工艺可以实现更好的能效比和性能。 2. 集成电路与电子线路的区别3. PN结隔离介质中n+掩埋层的作用4. 什么是平面工艺5. 请用CMOS实现与非门，画出电路及版图6. 什么是有比反相器与无比反相器7. 对于与非门，若想实现最高噪声容限，则如何设计nmos、pmos的宽长比考虑n个cmos串联的等效 Kn′ 与单个pmos的 Kp 相等即可。 8. 触发器、寄存器、锁存器的区别9. 请给出若干ADC的性能参数及定义 简答题(最后一个5分，其他8分，共55分)1....
CCLiu 论文研读
CCLiu 论文研读SAR ADC 技术点迭代 Non-binary传统二进制搜索算法的 CDAC 的 settling time 与分辨率成正比，很难将速度提上去。 请教一个关于 SARADC 的非二进制电容阵列的问题 - eetop 电容的 mismatch 带来错误的 charge redistribution 后的电压；transistor pair 的 mismatch 带来比较器的 offset，带来错误的比较结果。常用如下静态参数来衡量 ADC：微分非线性(Differential nonlinearity , DNL)、积分非线性(Integral nonlinearity , INL)、offset error、gain error。 DNL 对于理想 ADC，其输出码没变化一次，输入信号理想应增加 1LSB，但实际可能不是 1LSB，这就是微分非线性： \begin{aligned} DNL(i) = \frac{V_{in}(i+1) - V_{in}(i) }{V_{LSB}} -...
两级运放调参总结
调参思路该文旨在记录笔者调节两级运放时的一些note，可能有些乱，请见谅。 两级运放的性能参数以常见的五管OTA+共源极组态为例 性能指标要求 调整增益Av首先对于五管OTA的结构，在正常工作在饱和区下，其增益在40dB-47dB左右，很难获得更高的增益。因为我们的目标是80dB的Av，因此我们需要调整后第二级的共源极组态偏置，目标是实现39dB以上的增益，注意在Virtuoso仿真的ADE(L)窗口中测试Av2时要注意不能直接按下面这种写法： 1value(dB20(mag(v("/I10/net17" ?result "ac"))) 1) 因为我们是在Vip和Vin之间加1V的交流分量来测试的Av1、Av2、Av；如果我们按上面这种写法其实测量的是Av，如果我们想同时分析Av2，需要按照下方这种写法来处理： 1dB20((value(mag(v("/net06" ?result "ac")) 1) / value(mag(v("/I10/net17" ?result...
比较器offset论文研读
比较器offset论文研读笔者最近在做比较器的相关电路，需要仿真offset，如果 $V_{FS}=1V$ ，并且是10Bits的ADC的话，则要求offset满足 $V_{OS}<\frac{1}{2}LSB=0.48mV$ 。因此仿真计算比较器的offset有重大意义。 遗憾的是笔者在某宝买的虚拟机没有mis模型，跑不了蒙卡，因此笔者也就萌生出了手算offset的想法，故也就有了本文。 offset定义offset定义：当比较器输出达到 $\frac{V_{DD}}{2}$ 时，输入端 $V_{in}$ 和 $V_{ip}$ 的差值。 首先offset由系统失配和随机失配带来。系统失配指的是电路本身设计所带来的，如下图所示： 系统失配 在图1的二级运放电路图中我们需要保证M3、M4、M6的 $V_{GS}$ 一致，即若实际直流工作点存在偏差的话则会贡献有一部分offset，本文重点分析random...
四川大学微电子2022级大三上期末考试植树
模拟集成电路期末复盘ppt中的一些英文单词(12分)简答题二、对于半导体物理、半导体器件、半导体工艺、模拟集成电路四门课程之间的思考(8分) 三(每个6分，共48分) 1.nmos和pmos的区别，请画出结构示意图 2.有源极负反馈的共源极放大电路与源跟随器之间的对比 3.共源极放大电路中二极管连接型负载和电流源负载的对比 4.差分对和单端工作模式之间的比较，为何尾部要采用尾管电流源 5.电流镜的工作原理及任意倍数参考电流复制在版图中的实现 6.沟道噪声、热噪声，闪烁噪声及其大小 7.我们能从传输函数获得哪些信息？ 8.负反馈的缺点，为什么要引入负反馈 三、考虑沟道长度调制效应、体效应的带源极负反馈的共源极放大电路的增益及输出电阻求解四、小测最后一题变形 模集小测最后一题解析by MeiShao 所需要认识和了解的单词举例: 英文术语 中文翻译 英文术语 中文翻译 英文术语 中文翻译 aspect ratio 宽长比 back-gate effect 背栅效应 capacitive coupling 电容耦合 a...
50个问题回顾IC制造
本文是笔者复习半导体材料及IC工艺原理（双语）课程时的复习笔记，参考教材是半导体制造技术导论：第2版 (萧宏)，授课老师是马瑶老师。 1. 为什么有工艺漂移？在工艺还未成熟或新引进了一组新的仪器设备时，整体的成品率不会很高。但随着生产的进行，降低成品率的因素被发现并通过及时地纠正，成品率会不断上升然后达到稳定。 2. 为什么晶目前主流的晶圆尺寸均被限制在了12 inchs?简单来看，在相同的缺陷密度下，越大的晶圆面很会导致更多的缺陷带来更低的成品率，同时wafer尺寸的增加相应地也要求工艺处理设备的更新迭代，这在经济成本上是具有挑战的，结合产业、成品率及经济性分析，12英寸是一个主流的大尺寸圆元面积。 3. 为什么现代工艺使用垂直式扩散炉替代旧式的水平扩散炉水平扩散炉易出现中心热点温度过高且管壁上碎屑掉落污染wafer，故而引入垂直式扩散炉，以保证至多只有顶部1片wafer被污染且各片wafer加热均匀；同时垂直式扩散炉占地面积比能处理大量晶圆；均匀性好且纤维修成本低； 4....
2024年度总结
2024年度总结该文为meishao的2024年年度总结，成文于2024年12月31日， 祝福正值2024年跨年之际，预祝各位2025年万事如意，心想事成，阖家幸福，平平安安！ 2024年回顾值得一提的是，去年2023年12月31号时笔者还在积极复习模电，并于当天完成了模电的复习然后回到寝室开始发祝福哈哈😄 2024春夏紧张备战期末周，然后放假回家过年。同时积极撰写概率统计、数学物理方法的复习笔记。 2024年的春节是2024年2月10日。春节回到老家，发现一切已经大变样了，繁华的街道、古朴的装饰但不变的还是那条小巷子以及巷子中姥姥的小院。奶奶的家里过年间积了很多雪，行动以及上卫生间都很不方便，希望自己以后可以作点什么来改变这些。 过年的时间是短暂且美好的，转眼间就到了春季学期开学。开学后回到学校约XuanShao出去city walk...
FPGA中乘法器的加速运算
数字逻辑与系统设计设计报告项目内容 题目：8位乘法器\实现的功能: 输入为两个8位有符号数或无符号数，输出16位相乘结果 采用Booth算法对乘法转化为部分和求和 采用Wallace算法减少部分和求和时所使用的全加器数量 编译器及测试仿真环境 win11系统，EDA环境为Quartus，EDA软件版本为18.0，验证板卡为DE10Lite，波形仿真软件为Modelsim，软件版本为SE-64 2020.4 该8位乘法器设计特点 本文采用Radix-4 Booth乘法器对乘法运算化简为4个部分和求和；同时对化简后的部分和采用Wallace树算法进行加速运算，减少全加器和半加器数量的使用。 Radix-4 Booth算法Booth算法原理: 对于8位有符号数A可以表示为如(1)式所示，其中用$A_{i}$表示A的第$i$位: \begin{align} A = -A_{7}\times 2^{7} + \sum_{i=0}^{6} A_{i} \times 2^{i} \end{align}同时考虑对$A_{i}$进行如下分解: \begin{align} ...